电子电路大全(PDF格式)-第101章
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比如说某一条金属线要设计允许通过的电流很大，用一条金属线明显很宽，就可以用两条
甚至三条金属线铺成两层甚至三层，流过每一层金属线上的电流就小了 1/2。层与层是通
过连接孔连接的，在可能的情况下适当增加接触孔数，可确保连接的可靠性。
输入和输出最好分别布置在芯片两端。例如，让信号从左边输入，右边输出，这样可
以减少输出到输入的电磁干扰。对于小信号高增益放大器，这一点特别重要，设计不当会
引起不希望的反馈，造成电路自激。
0。8mA / μm2
金属连线的宽度是版图设计必须考虑的问题。铝金属线电流密度最大为 ，
0。7μm 0。56mA / μm2 1。1μm
Metal1、Metal2（ 厚）的电流密度按 设计，Metal3（ 厚）按
0。88mA / μm2
设计。当金属中流过的电流过大时，在金属较细的部位会引起“电徙”效应
（金属原子沿电流方向迁徙），使金属变窄直到截断。因此，流过大电流的金属连线应该根
据需要设定宽度。
应确保电路中各处电位相同。芯片内部的电源线和地线应全部连通，对于衬底应该保
证良好的接地。
对高频信号，尽量减少寄生电容的干扰；对直流信号，尽量利用寄生电容来旁路掉直
流信号中的交流成分从而稳定直流。第一层金属和第二层金属之间，第二层金属和第三层
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金属之间均会形成电容。
对于电路中较长的走线，要考虑到电阻效应。金属、多晶硅分别有各自不同的方块电
阻值，实际矩形结构的电阻值只跟矩形的长度比有关。金属或多晶硅连线越长，电阻值就
越大。为防止寄生大电阻对电路性能的影响，电路中尽量不走长线。
MOS管的尺寸（栅长、栅宽）是由电路模拟时定下来的，画MOS管时应按照这些尺寸进
行。但是当MOS管的栅宽过大时，为了减小栅电阻和栅电容对电路性能的影响，需要减小每
个MOS管的栅宽，为达到所需的总栅宽可以采用并联的方式。另外，对于NMOS管，应当充分
保证其衬底接地，而PMOS管应当保证其衬底充分接高电平，特别是MOS管流过大电流时，应
该在管子周围形成隔离环进行保护。
电阻可以用不同的材料形成，可选择性很大，设计者可根据所需电阻值的大小，阻值
的精确度，电阻的面积等来确定选用何种电阻。对于电阻宽度，也需要考虑，保证可以流
过足够大的电流，防止电阻被烧坏。
整个电路的有效面积可能仅仅占整个芯片面积的很小一部分，因此对于芯片中的空闲
面积，可以尽量设计成电容，利用这些电容来旁路外界电源和减少地对电路性能的影响。
此外，还应注意以下几点：
①力求层次化设计。即按功能将版图划分为若干子单元，每个子单元又可能包含若干
子单元，从最小的子单元进行设计，这些子单元又被调用完成较大单元的设计，这种方法
大大减少了设计和修改的工作量，且结构严谨、层次清晰。
②图形应尽量简洁，避免不必要的多边形，对连接在一起的同一层应尽量合并，这不
仅可减小版图的数据存储量，而且使版图一目了然。
③设计者在构思版图结构时，除要考虑版图所占的面积、输入和输出的合理分布、减
小不必要的寄生效应之外，还应力求版图与电路原理框图保持一致（必要时修改框图画法），
并力求版图美观大方（利用适当空间添加标识符）。
版图设计中还有众多注意要点和技巧，需要版图设计者通过实践进行体会、总结和掌
握。
15。4 九天版图设计工具简介
设计管理器（Design Manager，缩写为DM）是九天（Zeni4）系统的总控模块。它对设
计库、设计单元、设计视图等进行统一管理。它集成了原理图编辑器（Schematic Editor）
和版图编辑器（Layout Editor）两大支柱工具，同时也包含了库列表编辑器（Library Path
Editor）、工艺管理器（Technology Center）、原理图自动转换为版图工具（Netlist To
Layout）、数据交换工具（Edif…In/Edif…Out 等）等多种辅助设计工具。该系统主要由四
个设计模块组成：设计管理模块ZeniDM（Zeni Design Manager）、设计输入与仿真验证模块
ZeniSE（Zeni Schematic Editor）、版图设计ZeniPDT模块（Zeni Physical Design Tools）、
版图验证模块ZeniVERI&ZeniHVeri（Zeni Verification &Zeni Hierarchical Verification）
和支持混和信号硬件描述语言的仿真器Verilog…AMS。这些模块覆盖了从原理图输入到生成
最终版图的模拟集成电路设计全过程，设计管理器对这些工具的完美集成使整个设计过程
变的既快捷又轻松。
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15。4。1 启动设计管理器
Linux桌面环境下，鼠标右击打开控制终端（进入命令行方式）
在命令行状态下，启动设计管理器如下：
％dm
同时也意味着Zeni4 工具软件的启动。启动后的设计管理器如图 13…1 所示：
快速查找输入框
组单元列表
视图列表
单元列表
设计库列表
操作信息
图 15…1 设计管理器
从图 13…1 可以看到，设计管理器由四个列表窗口组成，分别为设计库列表窗口、组单
元列表窗口、单元列表窗口和视图列表窗口。每个列表窗口的上方对应有一个快速查找输
入框，用户可以输入字符对列表项进行快速查找。其中组单元列表窗口可以由菜单命令
“Edit…》Cell Group…》Show Group”控制其是否在设计管理器中显示。除组单元列表窗口
外，每个列表窗口均分为两列，左边一列分别显示设计库名、单元名、视图名；右边一列
分别显示设计库、单元、视图生成时间和读写权限。
在操作信息窗口中，设计管理器对不同级别的错误分别用不同的颜色显示：
正常操作信息……黑色
错误操作信息……红色
警告操作信息……蓝色
在设计管理器的最下方实时显示目前用户的选择层次。
15。4。2 实用工具介绍
1）Library Path Editor
其功能是对设计库进行管理。用法：激活菜单命令 Tool…》Library Path Editor。对
话框如下所示，该窗口显示当前所调用的库列表文件名；当前被调用库的信息及状态（是
否隐藏，是否为系统库等）。系统库用红色标注，用户库用黑色标注。隐藏库仅标注在库信
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息前方的，反之则不标注。设计库路径管理的内容保存在工作目录的zeni。lib文件中，如
图中所示的 /space/stul/zeni。lib。
2）Technology Center
其功能主要是编辑、显示工艺层信息及工艺规则。注意此工具仅应用于版图编辑阶段。
用法可以通过两种方法实现：
①选中某库，激活菜单命
令Tools…》Technology Center。
②选中某库，点击鼠标中
键或右键，从弹出式菜单中选
择“Technology”命令。
如图，工艺管理器管理六
大模块数据：工艺层定义
（Layer）、自动打孔规则（Auto
Punch）、间距规则（Space
Rule）、追踪线网规则（Trace
Rule）、层名与层号的对应关系
（GDS Layer Map）和设计规则
检查（DRC Rule）。其中，Layer
的功能用来定义或显示工艺层
号、层名、层的用途、填充方
式、在版图编辑过程中此层是
否有效、此层是否被填充、此
层是否可见及此层是否可被选
择 。 Auto 图 15…2 设计库路径管理窗口 Punch主要使用户在
版图编辑过程中可以在两层之间自动添加一个单孔、十字交叉孔或一组阵列孔单元；其定
义了在哪两层之间添加孔单元，以及这个孔单元与两个工艺层的最小内边间距
（Enclosure）；若添加一个十字交叉孔或一组阵列孔，各孔之间的距离由Spacing定义。
Spacing Rule主要用来调整两层之间的最小间距，Trace Rule用来定义两层
